54/74373
      八 D 锁存器(3S,锁存允许输入有回环特性)
简要说明:
373为三态输出的八 D 透明锁存器,共有 54/74S373 和 54/74LS373 两种线路
结构型式。

     373 的输出端 O0~O7 可直接与总线相连。
     当三态允许控制端 OE 为低电平时，O0~O7 为正常逻辑状态，可用来驱动负载或总
线。当 OE 为高电平时，O0~O7 呈高阻态，即不驱动总线，也不为总线的负载，但
锁存器内部的逻辑操作不受影响。
当锁存允许端 LE 为高电平时，O 随数据 D 而变。当 LE 为低电平时，O 被锁存在
已建立的数据电平。
      当 LE 端施密特触发器的输入滞后作用，使交流和直流噪声抗扰度被改善 400mV。
引出端符号：
D0～D7 数据输入端
OE 三态允许控制端（低电平有效）
LE 锁存允许端
O0~O7 输出端